조 중 휘 (인천대 전자공학과 교수)

ASIC library들에 대한 표준화된 VHDL 표현 방법이 없음으로 인하여 pre-layout 및 post-layout에 따라 결정되는 device 및 interconnection의 propagation delay에 대한 timing 정보와 함께 VHDL 환경하에서 simulation을 행할 수 있는 표준적인 방법이 없었다. 또한, gate level의 VHDL 환경하에서 simulation 속도가 다른 환경에 비하여 경쟁할 수 없을 정도로 나쁘다는 문제점이 지적되고 있었다.

이런 문제점을 해결하기 위하여 1992년 VIUF (VHDL International Users Forum)의 spring conference에서 ASIC library들에 대하여 표준화된 VHDL 표현 방법을 설정하고자 Cadence, Synopsys등의 EDA tool 공급 업체와 HP, LSI Logic등의 IC 공급 업체들이 자발적으로 모여 consortium을 구성한 뒤, 1994년에 VITAL (VHDL Initiative Toward ASIC Libraries)이라고 명명된 version 2.2b를 발표하였다.

VITAL의 표준 안에는 크게 다음과 같은 3가지 항목을 포함하고 있는데 이들 각각이 VHDL을 이용한 개발 환경에서 차지하고 있는 위치는 다음과 같다.

* Modeling style specification

1. VITAL Level-0 compliant model
2. VITAL Level-1 compliant model

* Support package code

3. VITAL_TIMING package
4. VITAL_PRIMITIVE package

* Timing data insertion specification

5. SDF(Standard Delay Format) mapping(VITAL_SDFMAP)
6. Negative timing constraint modeling

1), 2)는 VITAL modeling style에 대하여 규정을 하고 있는 것으로 이는 VITAL의 2가지 목표를 지원하기 위하여 ASIC cell의 VHDL modeling을 위한 표준화된 개념들을 정의하고 있다.

3), 4)는 ASIC cell model을 개발할 때 사용하기 위한 types, constants, attributes의 표준화된 것들의 정의, timing 정보를 표현하기 위한 subprograms의 정의, 여러가지의 primitive cell들의 표현을 위한 것을 정의하고 있다.

5), 6)은 각각의 SDF timing 구조가 VITAL timing generics에 어떻게 mapping 되는가를 나타내는 delay loading mechanism을 정의하고 있다.

이 같은 VITAL을 이용하는 경우 ASIC 설계자는 EDA tool에 관계 없이 design과 library들에 대한 portability가 향상되며, gate level simulation을 VHDL 설계 환경하에서도 효율적으로 행할 수 있을 것이다. 그리고, IC 공급 업체는 여러 가지의 EDA 환경에 대하여 library 표현을 하나로 지원하면 되므로 library의 개발과 유지 보수를 위한 비용을 절감할 수 있을 것이며 또한 deep sub-micron IC 개발을 위한 매우 정밀한 timing 정보의 표현에 대한 지원이 가능할 것이다. 한편, EDA tool 공급 업체는 ASIC library에는 신경쓰지 않고 tool과 design 환경의 관점만을 고려하여 tool을 개발하면 되며, library들의 표준화된 표현으로 인하여 tool 구성의 복잡도를 줄일 수 있을 것으로 전망된다.

한편, VHDL 사용자 관점에서 VITAL을 이용하기 위하여 보다 자세한 내용은 tool 공급 업체에서 제공하는 library 관련 manual의 VITAL 항목을 참고하기 바란다.