Source: ETRI발행 "주간기술동향" 통권 936호 (2000.03.04 발행)
Webpage: http://211.118.244.133/KIC/etlars/industry/jugidong/936/93601.html
Date: 2001.10.2

ASIC 요소기술 및 신규설계 동향

I. ASIC개요

1. ASIC의 정의와 분류

가. 정의

ASIC(application specific integrated circuit)이란 단일 사용자를 위해 주문 제작된, 특정 응용 시장에 사용되는 모든 IC 제품을 일컫는 용어로서, ASIC 제품은 디지털, 혼합신호(mixed signal), 그리고 아날로그 제품들을 결합하고 있다.

주문 제작된 IC를 하나 이상의 사용자가 구매하면, 더 이상 ASIC으로 보지 않고 응용특정 IC, 즉 ASSP(application specific standard product)라 부른다.

나. 분류

전체 반도체 로직 분야는 표준 로직(standard logic), ASIC(application specific IC, ASIC), 그리고 기타 로직으로 구분할 수 있으며, 이중 ASIC 분야에는 PLD(programmable logic device)와 게이트어레이(gate array), 셀기반 IC (CBIC: cell-based IC), 그리고 완전주문형 IC(full custom IC)가 있다.

PLD는 제조된 후에 프로그램되는 IC를 말하는데, 칩의 형태로 대량 제조되어 일반적인 용도로 판매된다.

미리 제조되어 공급되며 공급업체가 제공하는 프로그램 장비를 이용하여 프로그램만 하면 바로 사용할 수 있으므로, 시제품 제작을 위해 금속배선공정을 거쳐야 하는 게이트어레이에 비해 회귀시간(turnaround time)이 훨씬 줄어들고 제조비용이 들지 않는다.

다른 ASIC 설계 방식들에 비해 상대적으로 집적 수준이 낮고 액세스 시간도 느리다.

PLD는 UPL(user programmable logic)로도 불리는데 바이폴라, BiCMOS, CMOS의 PAL (programmable arrays of logic), CMOS의 FPGA(field programmable gate array) 등을 포함한다. 대형 PAL은 CPLD(complex PLD)로도 불리는데, FPGA와 CPLD를 묶어 HDPLD (high density PLD)로 분류하고, 일반적인 PAL은 SPLD(simple PLD)로 분류한다.

게이트어레이는 미리 제작된 베이스 웨이퍼에 용도가 정해지지 않은 요소들의 배열을 포함하는 ASIC으로, 하나 이상의 배선층(routing layers)으로 이 요소들을 상호 연결함으로써 주문화된다. 전형적인 게이트어레이(channeled 및 sea-of-gates 구조)와 내장 게이트어레이(SRAM과 같은 메가셀을 게이트어레이 베이스 웨이퍼에 포함하고 있는 channeled 혹은 sea-of-gates 구조)를 포함한다.

게이트어레이는 주문화가 웨이퍼 공정 사이클의 마지막 단계에 일어나기 때문에 가장 빠르고 가장 손쉬운 IC 설계방식 중의 하나가 되고 있다. 프로토타입은 설계(pattern generation, PG) 테이프가 웨이퍼 공정 장소에 공급되는 시간부터 1, 2주 이내에, 빠른 경우 몇일 내에 이용 가능해진다.

주문화가 금속화, 즉 연결 단계에서 이루어지기 때문에 아날로그 또는 혼합신호 기능의 결합에는 적합치 못하지만 요구되는 아날로그 내용이 적은 경우에는 혼합신호용으로도 사용된다.

설계에서 제품까지의 사이클 시간이 짧은 것이 장점이다.

셀기반 IC, 즉 CBIC는 마스크 세트를 이용하여 주문화 하고 자동 배치 및 배선 도구를 사용하는 ASIC을 말하며, 전통적인 표준 셀(폭과 높이가 고정된 셀)과 메가셀(폭과 높이가 가변적인 셀) 및 컴파일된 셀(compiled cell)을 포함한다. CBIC는 설계가들이 완전 주문 경로를 거치지 않고도 무(無)로부터 설계할 수 있게 해주기 때문에 최적의 설계 유연성을 제공한다.

CBIC의 유연성은 기본적인 개념인 셀 라이브러리(cell library)에 있다. 셀 라이브러리는 모든 종류의 다양한 로직 기능을 수행할 수 있는 많은 개별소자 셀들(프리미티브)을 편집해놓은 것으로, 이러한 로직 기능에는 다중입력 NOR게이트, 다중입력 NAND 게이트, 인버터, 스위치 등이 포함된다.

CBIC는 보통 다른 ASIC 보다 높은 집적도를 제공하고 디지털과 아날로그 기능을 동시에 하나의 칩에 집적할 수 있어서 시스템 비용을 더욱 줄일 수 있지만, 특히 혼합신호의 경우, 시뮬레이션이 어려우며 초기 엔지니어링 비용이 완전주문형 다음으로 높아서, 최종제품이 대량 생산되지 않을 경우 경제적인 솔루션이 되지 못하고 있다. 일반적으로 속도와 신뢰도, 그리고 고집적을 통한 간결성이 요구되는 제품에 사용된다.

완전 주문형 IC는 가장 적은 면적의 실리콘 상에 설계가 가능하므로 대량 생산될 경우 칩당 단가가 가장 낮지만 긴 개발시간, 높은 오류 가능성 및 높은 개발비용 때문에 다른 종류의 ASIC으로 대체되어 가고 있어 시장이 쇠퇴하고 있다.

SLI(system-level integration)는 산업에서 주로 사용하고 있는 용어인 ‘시스템 온 칩(system on a chip, SOS)’과 유사한 용어이다. 다만 ‘시스템 온 칩’이 하드웨어만을 뜻하는 데 반해 SLI는 하드웨어와 소프트웨어의 통합 설계를 의미하는 좀 더 포괄적인 용어이다. SLI를 하드웨어에 초점을 두어 정의하면 ‘계산 엔진(마이크로프로세서 코어, DSP 코어, MPEG 코어, 그리고 그래픽 코어 등), 메모리, 로직 등을 하나의 칩에 포함하고 있는, 특별한 어플리케이션에 사용되는 IC’로 정의할 수 있다.

SLI 소자에는 ASIC(단 하나의 고객에게 판매되는 특정용도 IC)과 ASSP(둘 이상의 고객에게 판매되는 특정용도의 표준 제품) 두 가지 유형이 있다.

역사적으로 ASIC은 단일 사용자의 시스템 차원의 설계 요구사항을 위한 솔루션으로 격하되어 왔지만, 지난 몇 년 동안, 사용자들이 미래의 시스템 요구를 만족시키기 위해 상당히 빠른 속도로 표준화된 제품 솔루션을 요구하면서 이것은 바뀌기 시작했다. 설계전문업체들(fabless)을 포함한 반도체 공급업체들은 자사의 ASIC 설계 능력을 사용하여 특정 고객의 설계 요구를 만족시킬 뿐만 아니라 독특한 기능을 가진 특정 응용의 솔루션에 대한 증가된 시장요구를 만족시키기 위한 기회를 포착하고 있다. 이러한 특정 응용을 위한 설계 솔루션을 응용특정 표준제품(application-specific standard product), 즉 ASSP라 부른다.

이러한 특정의 응용 솔루션을 위한 다양한 설계 방식이 존재하고 서로 다른 용도로 사용되고 있지만, 먼저 고려해야 할 사항들이 있다. 역사적으로 이러한 단일의 기능 요구를 만족시키기 위하여는 완전 주문형 IC들이 사용되어 왔다. 그러나 완전주문형 IC는 비용이 높고 위험이 클 뿐만 아니라 제품의 라이프사이클이 단축되면서 오랜 제작 기간 또한 바람직하지 못한 요인으로 작용하고 있다.

완전 주문형을 배제할 경우 두 가지 중 하나를 선택할 수 있다. 즉 다수의 표준 제품을 사용하거나 아니면 반주문형 제품을 사용하는 것이다. 면적을 많이 차지하고 성능 희생을 요구하는 표준 제품의 사용은 다양한 이유에서 수용하기 어렵다. 어느 정도까지 그리고 어떤 독특한 상황에서는 멀티칩 모듈(MCM)이 사용자에게 표준 제품들을 다이의 형태로 사용하여 특정의 시스템 차원 요구를 해결할 수 있는 능력을 제공할 수도 있다. MCM은 시스템 차원에서 성능 및 공간과 관련된 문제들에 대한 더욱 일반적인 솔루션이 될 것이다.

일반적으로 반주문형 ASIC 설계는 최상의 솔루션을 제공한다. 어떠한 설계방식을 사용할 것인지는 설계에서 제품까지의 사이클 타임, 제품의 수명, 기능 요구사항(아날로그 또는 디지털), 성능과 생산량 등 많은 요인들을 고려하여 결정된다. 공정기술의 선택에 있어서도 이와 비슷한 요인들을 검토해야 할 것이다.

PLD는 본질적으로, 소자의 구조에 종속적인 글루(glue), 제어, 데이터 경로와 같은 특정 시스템 차원의 기능들을 만족시킬 수 있는 응용 특정의 솔루션이다.

PLD를 제외하면 CBIC가 ASSP 설계를 위한 가장 일반적인 방법이 될 것이다. CBIC가 인기를 얻는 이유는 다양한데, 디지털 성능이 우월하고, 성취 가능한 집적도가 높으며, 실리콘 면적을 효율적으로 사용할 수 있고, 특히 게이트어레이 설계방식에 비해 혼합신호 능력이 뛰어나기 때문이다.

게이트어레이는 보통 판매까지의 시간이 중요한 ASSP 설계에 사용될 것이다.

CBIC 시장 내에서 ASSP의 설계에 사용되는 두가지 가장 일반적인 공정기술은 CMOS와 BiCMOS이다. CMOS는 디지털이나 혼합신호 제품의 설계에 사용되고, BiCMOS는 거의 혼합신호 제품 설계에만 사용될 것이다. 바이폴라는 아날로그 기능을 수행할 때 CMOS 기술보다 우수하며 높은 수준의 아날로그 성능을 가지기 때문에 혼합신호 제품을 위해 CMOS를 사용할 것인지 BiCMOS를 사용할 것인지는 아날로그 기능/성능 요구사항에 의해 결정된다.

ASIC으로 구현할 수 있는 것에 한계를 설정하는 공정기술은 업체간 차별화와 경쟁에 중요한 요소이다.

주요 ASIC 공정 기술에는 CMOS, 바이폴라, BiCMOS, GaAs 기술 등이 있으며, 이들의 이용 가능한 게이트 집적도, 성능(클럭속도), 전력소모, 그리고 비용을 상대적으로 비교하면 <표 2>와 같다.

트랜지스터는 공정기술의 열쇠로서, 트랜지스터의 크기와 구조는 한 기술의 주요 속성 중 많은 것에 영향을 준다. (그림 2)는 0.35미크론, 0.25 미크론, 0.18 미크론 각 세대의 게이트 길이의 범위를 보여주고 있다.

트랜지스터와 연관된 또 하나의 주요 공정 특징은 게이트 산화물의 두께로서, 다른 인수들이 모두 같다고 할 때, 더 얇은 게이트 산화물 층을 갖는 트랜지스터는 더 짧은 게이트 길이를 갖는 공정과 마찬가지로 더 높은 성능을 가진다.

구리접속을 포함한 최근의 몇몇 혁신 기술을 제외하고는 트랜지스터들을 연결하기 위해 사용되는 금속기술은 별로 관심을 끌지 못해왔다. 그러나 금속 공정은 사실 트랜지스터보다 칩의 크기와 성능 결정에 더 큰 영향을 미친다.

금속 배선 기술을 향상시킬 수 있는 방법은 여러가지가 있는데, 가장 쉬운 것은 저항이 줄도록 배선을 두껍게 하는 것이며, 표준의 알루미늄 배선을 구리로 대체하거나 층간 유전체의 유전률을 줄이는 방법 등이 있다.

금속 피치는 다이 크기에 직접적 영향을 주기 때문에, ASIC 업체들은 금속 사이 간격을 줄이려고 경쟁하고 있다. 일반적으로 세대교체 때마다 금속 피치가 약 30% 줄어듦으로써 로직 영역을 반으로 줄이고 있다. 현재의 최첨단 제품의 경우 금속 피치가 0.5미크론보다 약간 작다.

트랜지스터와 금속 기술에 있어서 현재 진행되고 있는 진화나 혁신에 더하여, ASIC 공정에 새로운 혁신들이 발표되고 있다. 그러나 어떠한 혁신기술이든 라이프사이클을 가지고 있어서, 일단 공정이 정립되면 더 넓은 시장을 얻게 되고 많은 업체로부터 널리 이용 가능해지게 되어 결국은 더 이상 차별화요소가 되지 않는다. 현재로서는 앞에서 언급한 것 이외의 공정 차별화 요소는 몇가지 되지 않는다. 트렌치 커패시터(trench capacity)와 다중 폴리층(multiple poly layers) 같은 내장 메모리 특징들이 아마도 가장 중요할 것이다. 트렌치 커패시터 기술은 현재 3개 업체가 제공하고 있으며 다중 폴리층 기술은 한두 업체에 불과하여, 이 두가지 특징은 이들 업체들을 최소한 0.18미크론 세대에서, 그리고 아마도 그 이후 세대에서도, 다른 업체들로부터 차별화 할 수 있게 해줄 것이다.

SMT 기술은 자동화된 어셈블리 공정을 사용함으로써 낮은 가격과 보드 공간의 축소 뿐만 아니라 높은 I/O 용량과 향상된 전기적 성능 특성, 그리고 조작 용이성 등도 제공한다.

더욱 높은 집적도의 Ultra VLSI를 향한 산업 전반적인 경향 때문에 최신의 CSP와 BGA 설계의 대부분은 넓은 범위의 응용에 대해 실현 가능한 솔루션이 되고 있다.

높은 I/O의 ASIC 공급업체들은 크기 요구조건을 만족시키기 위해 미세피치 또는 CSP 설계를 이용하고 있다. (그림 3)은 CSP 설계들의 로드맵이다.

0.8mm에서 0.5mm 및 그 이하 피치의 패키지로의 이동은 앞으로 수 년 동안 상당한 기술적 도전을 겪게 될 것이며, 2005년과 2010년 사이에 산업이 반도체 공정 기술을 0.18 미크론 영역으로 밀어붙이면서, DCA 및 플립칩 기술 플랫폼의 사용자와 개발자들은 새로운 패키지 도전에 직면하게 될 전망이다.

새로 발표된 ASIC 제품에서 게이트 선폭 다음의 척도는 거의 언제나 얼마나 많은 게이트가 칩에 집적되었으며 이들이 얼마나 빠르냐는 것이다.

실리콘 공정과 강하게 연관되어 있는 로직 게이트와 I/O는 다이 크기와 성능, 전력소모 등등에 있어서 공정의 속성이 최종 설계에까지 이어지는 것들이다.

인버터 지연으로 명시되든 NAND 게이트 속도로 명시되든, 순수 게이트 성능(raw gate performance)을 ASIC 제품의 최종적인 성능 표현으로 볼 수는 없다. 그러나 고급 벤치마크 회로가 없는 경우에는 보통 이것이 이용 가능한 단 하나의 측정수단이 되며, 기술의 상대적 성능에 대한 훌륭한 통찰력을 제공한다. ASIC 업체들은 일반적으로 로직 성능을 하나의 링 발진기(ring oscillator)에 의해 결정되는 인버터 성능이나 아니면 2-input NAND 성능 중 하나로 명시한다. 인버터 성능은 공정기술의 트랜지스터 속도를 나타내지만 보통 적절하게 금속 로딩을 설명하지는 않는다.

동작전압이 낮아지고 있음에도 불구하고 ASIC 성능은 지속적으로 대폭 향상될 전망이다. 실제적인 최고 칩 속도는 다이 크기를 포함한 많은 변수들의 함수이지만, 대부분의 업체들은 0.35 미크론 제품에서 최고 속도 200MHz 또는 그 이하를 주장하였으며, 0.18미크론 세대에서는 두배 이상이 되어 최고 칩 속도를 400MHz에서 높게는 600MHz가 될 것으로 보고 있다.

0.35 미크론 제품과 0.18 미크론 제품의 게이트당 전력소모는 작게는 25배에서 크게는 100배까지 상당한 차이가 있다. 이에 따라 0.35 미크론의 ASIC 제품은 전력소모 단위를 W/gate/MHz로 명시하는 반면, 0.18 미크론 제품은 대부분 제품의 전력소모가 15~40 nW/gate/MHz 범위이기 때문에 전력소모를 nW/gate/MHz로 나타낸다. 이러한 향상의 상당 부분이 동작전압의 하락에서 기인하는데, 전압을 3.3V에서 1.8V로 떨어뜨리면 전력소모가 약 70% 줄어든다. 또한 앞에서 언급한 공정의 혁신은 게이트 커패시턴스를 낮추고 트랜지스터 사이 간격을 좁힘으로써 회선 로딩을 최소화 하여 전력소모 감소에 기여한다.

평균적인 CBIC 설계에서 로직 게이트 수가 20만을 넘고 성능 수준이 100MHz를 넘어섰으며, 첨단 설계에서는 게이트 수가 400만을 넘고 성능도 200MHz가 넘는 상황에서, 전력 소모는 점점 더 중요해지고 있다. 0.35 미크론에서라면 전력소모가 대강 500W 정도가 되는데, 이것은 어떠한 합리적인 시스템에서도 도달하기 어려우며, 0.18미크론으로 가면 전력이 높기는 하지만 처리가 가능한 10W~ 20W로 낮아진다.

대부분 웨이퍼 당 비용은 새로운 기술일수록 높지만, 공정이 학습곡선을 겪어 나가면서 손상밀도를 낮추기 때문에, 결국은 좀더 진보한 제품이 로직 셀(메모리)이 작기 때문에 더 낮은 비용을 의미한다.

로직 셀 크기는 특정 셀 구조와 실리콘 공정의 직접적인 영향을 받으며, 0.18 미크론 이하에서는 금속배선보다 트랜지스터가 제한요인이 되고 있다.

제품 세대마다 금속 그리드가 대략 30%씩 줄기 때문에 로직 집적도는 0.35미크론 세대에서 0.25미크론으로 이동하면서 거의 배가 되었고, 0.18 미크론 세대로 가면서 또 다시 배가 되었다(그림 4 참조).

다이의 코어 영역을 둘러싼 I/O는 ASIC 산업내에서 빠르게 변화하고 있는 또 다른 분야가 되고 있다.

ASIC 산업에서 계속적인 근심 사항은 패드가 제한된 설계(pad-limited designs)인데, 다이 주변에 요구되는 I/O 수가 다이 크기에 제한적인 요인이 되기 때문이다. ASIC 업체들은 I/O 피치를 줄임으로써 이에 대응해왔는데, 이렇게 함으로써 한쪽 측면이 수 밀리미터에 불과한 작은 다이에서도 상당한 수의 I/O 를 배치할 수 있다.

플립칩 기술의 발전에 따라, 그리고 I/O를 주변만이 아닌 다이상의 어느 곳이라도 배치할 수 있게 되었으며, 스태거드(staggered) I/O는 기술발전에 따라 다이 크기를 줄여 줄 것을 약속한다.

시스템 메모리에 대한 일반적인 방법은 ASIC 위에 소형 메모리 캐시를 두고 더 큰 메인 메모리는 독립적인 일반 메모리로 구현하는 것이다. 로직에 최적화된 실리콘 공정과 DRAM에 최적화된 공정은 하나는 연결 기술을 강조하고 다른 하나는 커패시터 건조에 중점을 두기 때문에 근본적인 차이를 가지고 있어서 최근까지는 상당 정도의 통합이 어려웠다.

지난 몇 년 사이에 상당량의 메모리를 ASIC에 결합할 수 있게 해준 것이 내장 DRAM기술이다. 주요 ASIC 업체중 반 정도가 내장 DRAM 제품을 발표하였으나 아직까지 대량생산에 이른 것은 이동 PC용 그래픽 컨트롤러와 같은 몇몇 제품에 불과하다.

대부분의 단독 DRAM은 스택된 커패시터(stacked capacitors)로 건조되는데, 최근에 개발된 트렌치 커패시터는 스택된 커패시터에 비해 더 높은 셀 용량을 제공하면서도 로직 집적도에 영향이 작고 더 높은 최고 성능을 제공하는 등의 장점을 가지고 있다.

일부 ASIC 업체들은 DRAM, SRAM, ROM 등을 칩상에 내장하는 데 더하여 플래시 메모리를 포함할 수 있도록 제조공정을 강화해왔다. 현재 열 개 정도의 업체에서 ASIC 제품에 내장 플래시 메모리를 제공하고 있으며, 마이크로프로세서나 마이크로컨트롤러를 만든 후에 코드를 수정하거나 소프트웨어 개발이 진행중인 프로토타입 부품을 만드는데 사용하고 있다. 칩 수를 줄이면 크기가 줄어들기 때문에 이동통신 분야가 주 고객이 될 것으로 보인다.

아날로그 기능을 디지털 로직과 혼합하는 능력은 진정한 시스템 차원 통합(SLI)을 향한 주요 단계 중의 하나이다. ASIC 제품은 다양한 종류의 아날로그 및 혼합신호 라이브러리 요소를 포함하도록 확장되어 왔다.

단순한 설계 또는 칩에서 아날로그와 디지털 기능을 결합하기 위한 혼합신호 솔루션으로는 ① 중저 성능의 아날로그를 온보드(on board)로 갖는 고집적 로직, ② 고성능 아날로그를 온보드로 갖는 중집적의 로직, ③ 최적화된 고성능 아날로그와 전력소자를 온보드로 갖는 저집적 로직 등이 있다.

일반적으로 CMOS와 MOS 기술은 로직 및 디지털 어플리케이션에 가장 적합하고 바이폴라는 아날로그 기능에 가장 적합하다. 아날로그/디지털 성능 최적화 문제의 가능한 해법 중의 하나인BiCMOS 기술은 바이폴라 기술과 CMOS 기술을 하나로 결합한 것으로, 이 기술을 사용하면 아날로그 부분은 바이폴라로 설계하고 로직 또는 디지털 부분은 CMOS로 설계함으로써 각 부문에서 최상이 되도록 설계할 수 있는 기회가 존재한다. BiCMOS는 표준 제품 뿐만 아니라 디스크 드라이브 컨트롤러에 사용되는 것과 같은 주문형 혼합신호 제품의 설계 및 제작에 있어서도 빠른 속도로 가장 일반적인 기술이 되어가고 있다.

혼합신호 시장에서 나타나기 시작한 가장 최근의 공정기술은 GaAs인데, GaAs는 실온에서 동작하는 가장 빠른 반도체 기술로서 전력소모도 작다. GaAs는 또한 가장 방사능의 영향을 받지 않는 반도체 기술로 군사 및 우주 시스템에서 많은 사용되며, 현재 고성능 디지털 시스템에 가장 많이 응용되지만, 아날로그 기능이, 특히 전기통신 어플리케이션에서 빠르게 향상 및 확장되고 있다.

전세계 ASIC 신규설계는 1997년에 최고 정점을 이루었으며, 1998년의 신규설계 수는 1997년에 비해 11% 줄어든 9,928이었다. 신규설계의 수는 새로운 설계의 프로토타입 선적 시점에 카운트 되는데, 여기에는 고객의 시스템 변경으로 재설계가 이루어진 경우도 포함된다. 1997년에 최고가 된 이유는 일본업체들이 게이트어레이에서 CBIC로 전향했기 때문이다. 대부분의 게이트어레이 설계는 집적도가 많이 낮기 때문에 이 과정에서 공급업체들은 많은 수의 소형 게이트어레이 설계를 없앨 수 있었다.

시장이 CBIC 설계로 옮겨 가면서 게이트어레이 설계가 줄어들고 있음을 볼 수 있다(그림 5). 일반 게이트어레이의 경우 향후 5년간 연평균 25%의 심각한 감소가 예상되며, 내장 게이트어레이(내장된 기능을 가지고 있는 게이트어레이)의 경우에는 앞으로 1,2년 동안 약간의 성장이 예상되지만 예측 기간 전체(1999~2003)를 통해 거의 비슷한 수준을 유지할 전망이다. ASIC 시장에서의 대부분의 성장은 CBIC 분야에서 이루어질 것으로 보이는데, 2003년이면 전체 시장의 약 74%를 CBIC가 차지할 것으로 예상된다. 전체 ASIC의 약 39%가 미주지역에서 설계되고 있다.

제품별 구성 비율은 계속 변화하겠지만, 한가지 빼놓을 수 없는 사실은 전체 ASIC수가 줄어들고 있다는 것이다. ASIC 신규설계수가 줄어드는 주요 이유는 다음과 같다:

각각의 새로운 설계는 PLD공급업체들이 제공하는 고집적 PLD(FPGA와 CPLD)의 배치 및 배선 시트(seat)를 거쳐야 하므로, PLD설계의 영향을 살펴볼 때는 이러한 시트의 수를 먼저 살펴볼 필요가 있다. 1998년에 대가가 지불된 능동 고집적 PLD 배치/배선 설계 시트 수는 약 36,000이었다. PLD 업체들이 무료 또는 저가로 제공하는 시트들을 제공하는 새로운 경향이 나타나고 있는데, 이러한 시트들도 PLD 설계수에 고려해야 한다. 1998년에 무료 또는 저가로 제공된 능동 시트수는 줄잡아도 약 14,000개에 이른다. 시트당 제공되는 연간 설계수를 평균 2.5라고 가정하면, 1998년의 연간 설계수는 전체 시트수 50,000에 2.5를 곱한 약 125,000이 된다. 이러한 설계 수는 향후 5년간 비슷한 수준이거나 약간 감소할 것으로 보이는데, 이는 소자 밀도의 증가가 새로 생겨나는 어플리케이션의 수를 앞지를 것이기 때문이다. 이들 125,000개의 PLD 설계 중 대부분이 새롭게 출현하는 시장의 일부분이 되고 있음은 분명하나, 새로운 ASIC 신규 설계 수에 커다란 영향을 미치는 것은 이들 설계 중 극히 일부에 불과하다.

ASSP 생산의 절반가량을 차지하는 반도체제조전문업체(foundry)들을 대상으로 조사한 결과, 1998년도에 이들의 ASSP 설계는 약 2,200개였다. 제조시설을 갖춘 ASSP 공급업체에 의한 ASSP설계를 더하면, 1998년에 설계된 ASSP 설계 수는 약 5,000개가 된다. 1998년도 반도체 제조전문 업체의 ASSP 설계수는 1997년에 비교하여 7% 감소하였는데, 칩당 집적도가 증가했기 때문에 신규 ASSP설계 수는 비교적 일정하거나 약간 줄어들 것 같다.

ASSP 설계에 관한 반도체 제조전문 업체의 또 다른 흥미 있는 동향은, ASIC의 경우 설계의 약 반 정도가 대량 생산되는 데 비하여, ASSP설계는 약 1/4만이 대량 생산되고 있다는 것이다. 이는 설계를 미세조정 하기 위해 더 여러 번 설계조정을 거쳤거나, 아니면 대량판매 시장에 호소력을 가진 적절한 ASSP 설계를 고르지 못하였기 때문으로 해석될 수 있는데 후자가 더 타당한 것으로 보인다.

신규 설계 동향을 조사할 때 고려해야 할 두 가지는 설계당 평균 선적량과 설계당 매출액이다. 대부분 ASIC 공급업체가 대량생산 품목에 주력함에 따라 설계당 평균 선적량은 증가하고 있다. 5년 전에는 ASIC 설계 당 선적량이 보통 약 1만에서 5만 사이였는데, 오늘날에는 약 5만에서 10만 사이가 되었다. 생산량이 2만 이하인 소량생산 시장에서는 PLD의 영향이 크다. 500만개 이상의 대량생산을 하는 설계들도 소수 있는데, 주로 셀룰러폰과 비디오 게임 시장에서 사용된다.

ASIC 공급업체들은 대량생산 품목에만 전력하지 않고, 설계 당 높은 매출을 올릴 수 있는 설계에도 집중하고 있다. ASIC 공급업체들은 설계 당 매출액을 높이기 위해 고객 프로파일을 변경하고 있다. 일부 소량생산 설계는 높은 게이트 수와 이에 따른 높은 평균판매가(ASP)를 가지기 때문에 여전히 매우 매력적이다.

시스템 차원 통합(system-level integration)이 주류가 되면서, 설계 집적도는 거의 지수적으로 증가하고 있다. 온칩 마이크로프로세서, DSP, 그리고 관련 코어가 힘을 얻으면서, 게이트 수 증가를 돕고 있다. 점점 더 많은 양의 메모리가 온칩화 되면서 게이트 수를 증가시키는 데 상당한 공헌을 하고 있다. SRAM은 오늘날의 ASIC 설계에서 이미 널리 사용되고 있으며, 순수 로직에 비해 최소한 30%의 게이트 수 증가를 가져올 것이다. 온칩 DRAM은 향후 5년 안에 힘을 얻게 될 것으로 보이지만 이 기간 중에 지배적으로 사용되지는 못할 것이다.

평균 ASIC 게이트 수는 1999년의 약 60만에서 2003년에는 150만으로 증가할 전망이다.

게이트어레이와 CBIC 모두에 있어 로직 집적도 또한 증가하고 있다. CBIC의 평균 게이트 수는 게이트어레이에서보다 훨씬 높다.

시스템 설계가들의 3대 고려사항은 기능성의 향상, 비용절감, 그리고 판매까지의 시간(time to market) 단축 등이다. 이 세가지 모두는 시스템 차원 통합(SLI)으로의 이행과 사전 시험된 기능 블록의 사용으로 달성될 수 있다. 코어의 사용이 증가하고 있으며, 온칩화되는 메모리의 양도 증가하고 있다. SLI에서 가장 중요한 요소는 원칩(one chip)의 계산엔진 (마이크로프로세서 코어, DSP 코어, MPEG 코어, 또는 그래픽 코어)이다.

한 시점에 소자의 설계 및 생산에 사용되는 공정 세대는 4 ~5개이며, 새로운 공정은 대략 매 2년마다 발표되고 있다. (그림 6)은 ASIC 기술의 로드맵을 보여주고 있다.

본 고에서는 ASIC 기술에 대한 개요와 요소기술, 신규설계 동향, 그리고 기술 로드맵에 대하여 살펴보았다. 우리나라는 메모리 분야에서는 강국이지만 비메모리 분야에서는 아직 갈 길이 멀다고 할 수 있다. 이러한 의미에서 현재의 기술 흐름과 신규설계 동향을 파악하는 것은 내일을 설계하는 데 있어서 반드시 필요하다고 생각된다.

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