커버 스토리 2004년 1월
글: Gabe Moretti, 테크니컬 에디터

와이어 지연의 문제점과 해결책 대해부 (Corralled - Get hold of wire delays)

다이 상의 와이어의 물리적 및 동적 특성은 IC의 토폴로지를 결정하고, 곧 전체 아키텍처까지 결정하는 것이다.

SVP(silicon virtual prototyping)는 새 천년과 함께 태어났다. 3년 전만 하더라도 게이트 지연(delay)은 신호 전파 시간에서 가장 중요한 비중을 차지했다. 따라서 엔지니어들은 인터커넥트 지연을 비교적 정확히 계산함으로써 배치 배선(placement-and-routing) 문제에 그다지 많은 주의를 기울이지 않고도 회로를 설계할 수 있었다. 로직 디자이너는 칩 레이아웃에 대해 거의 이해할 필요가 없었으며, 레이아웃 엔지니어 역시 로직 설계에 대해 염려하지 않아도 괜찮았다. 또한 로직 합성을 통해 신호 드라이버의 세기가 자동으로 조절되어 전파 지연 요건을 충족시킬 수 있었으므로, 디자이너는 신호를 전달하는 도체의 물리적 특성을 걱정할 필요가 없었다. 아무리 까다로운 설계라도 전자공학이나 물리학에 대해 많은 지식이 필요 없었고, 부울(Boolean) 로직이면 충분했다.

하지만 180nm 공정이 등장하면서 상황이 바뀌자 와이어 지연(wire delay)이 게이트 지연 보다 더 중요해졌다. 이제는 게이트가 대부분의 인터커넥팅 와이어보다 작으므로, 와이어의 전파 지연이 게이트 지연보다 훨씬 커졌다. 또한 배선으로 인한 지연을 계산하려면 제 2, 제 3의 패러미터를 고려해야만 한다. 예컨대 누하는 와이어의 물리적 특성에 따라 좌우될 뿐 아니라 인접 와이어의 배치 및 작용에도 영향을 받는다. 따라서 최종 제품의 토폴로지에 대해 개괄적인 지식이라도 갖추지 못하면 와이어의 지연을 만족스럽게 계산할 수 없게 되었다. 현재 디자이너들은 고주파 또는 저전력 조건에서 동작해야 하는 회로가 PC 기판에서조차 누하에 가장 취약하다는 사실을 인식하고 있다. 이러한 현상의 원인(특히 IC 설계에서)은 와이어 면적 대비 구동 게이트의 면적비가 증가하고 있으며, 전체 신호 지연에서 와이어가 차지하는 비중이 이제 가히 압도적인 수준에 이르렀기 때문이다(그림 1).

문제점

전파 지연 및 전력 소모 값에 영향을 주는 요소는 매우 다양하다. 신호 무결성은 능동 와이어를 둘러싼 동적 환경에 의해 결정된다. 와이어 전파 지연이 전체 전파 지연에서 작은 비중을 차지하고 있는 한 디자이너들은 공칭 값을 사용하고 정적 타이밍 분석을 통해 회로의 성능을 평가할 수 있다. 180nm 및 130nm 설계에서는 인터커넥팅 와이어는 물론, 다이 위에서 인접 와이어를 고려한 배치를 위한 정밀한 값도 필요하며, 디자이너들은 이를 이용해 회로의 반응을 정확히 예측할 수 있다. 회로가 전달하는 신호의 세기와 인접 와이어의 위치만 갖고서는 회로의 기능을 파악하기 어려우며, 인접 와이어와 신호의 세기가 동시에 능동인지의 여부 역시 결과에 영향을 주는 요소가 된다.

디자이너는 자신이 개발하는 회로의 수많은 물리적 속성에 대해 고민해야 한다. 전력 및 접지 분산 격자의 저항은 IR 강하의 원인이 된다. 규모가 줄어들면 전력 및 접지 와이어의 저항율이 증가하지만 포터블 디바이스 분야의 디자이너들은 전체적인 공급 전력 전압을 낮추기 위해 노력하고 있다. 게이트의 전압이 떨어지면 게이트 지연이 비선형적으로 증가하게 된다. 그 결과 성능은 떨어지고 잡음에 대한 저항 능력이 약해진다. 따라서 시스템에서의 전력 분산 방법과 전력 회로의 토폴로지가 로직 회로의 물리적 반응에 주는 영향을 이해하는 일은 필수적으로 이뤄져야 한다. 공정의 규모가 줄어들면 커플링 캐패시턴스와 인덕턴스 효과는 증가한다. 또한 인접 와이어에서 단일 상태 전이가 발생하면 와이어 간의 커플링 캐패시턴스가 누하를 유발할 수 있으며, 누하의 양은 와이어 간의 캐패시턴스와 신호의 전환 속도에 따라 결정된다. 어그레서(Aggressor) 와이어 상의 전이로 인해 빅팀(victim) 와이어에 글리치(glitch)가 발생하면 누하로 인해 신호 품질이 떨어진다. 게다가 인접 와이어들의 동시 전환은 문제를 더 복잡하게 만든다. 이러한 유도(induced)는 두 신호 간의 위상 관계에 따라 신호에서의 지연을 빠르게 또는 느리게 변화시켜 준다. 한편 전기적 이동(electromigration)은 와이어의 단면적 당 전류가 너무 높아 와이어의 온도가 상승할 경우에 발생한다.

전력 및 접지 와이어의 전류는 금속 이온을 이동시켜 빈 공간(void)은 위로, 금속 이온은 아래로 축적되게 할 수 있다. 빈 공간은 와이어의 저항을 높이지만, 지연과 잡음에 대한 취약성도 함께 증가한다. 또한 이온이 축적되면 인접 와이어에 단락 회로가 형성될 수 있다. 전력 소모는 모바일 시스템과 고정 시스템 모두에 해당되는 문제이다. 동작 온도를 낮추고 신뢰성을 높이기 위해서는 전력 소모를 줄이는 것이 필요하며, 디자이너들은 이를 위해 다양한 전압을 사용하고 있다. 즉, 수많은 전력 분산 격자를 배치 배선하고 있는 것이다. 클럭 트리 구조와 누출 전류 최소화 요건은 배선 캐패시턴스와 관련되어 있으므로 전력 소모를 최소화하기 위해서는 다이 상의 배선 최적화와 전력 분산 작업이 정교하게 이뤄져야 한다.

시스템 아키텍처 및 제조 문제 역시 180 nm 이하 공정의 IC 설계를 복잡하게 만들고 있다. 130 nm 공정에서 생산되는 제품 중 50% 정도가 아날로그 회로 일부를 포함하고 있으며, 이 비율은 향후 한층 더 증가할 전망이다. 비록 아날로그 회로가 가용(available) 트랜지스터를 적게 채용하고 있는 것이 흔한 일이지만, 아날로그 회로는 다이 면적을 많이 차지할 뿐 아니라, 상당한 설계 노력도 필요로 한다. 한편, 다이에 디지털과 아날로그 회로를 함께 사용할 경우에는 전반적인 성능과 수율에 충분한 주의를 기울여야 한다. 온칩 기능이 많으면 I/O 핀 수 역시 증가한다. 칩의 I/O를 비효율적으로 배치하면 실리콘의 사용률을 떨어뜨리거나 신호의 배선 자체가 불가능하게 된다. 고주파 및 민감한 아날로그 또는 RF 신호는 칩 전체적으로 세심한 배선 작업이 요구되는 것은 물론, 칩이 들어가는 PC 기판에서의 칩 패키징과 신호 배선의 유형에 대해서도 고려해야만 한다.

구리 배선을 사용한 제조 공정, 화학 기계적 연마 및 서브파장 리쏘그래피는 문제를 복잡하게 만드는 원인이 될 뿐 아니라, 반직관적인 설계 규칙을 만들어 내는 경우도 많다. 예컨대, 안테나 규칙은 확산을 통한 회피(avoid)와 와이어 길이의 최소화를 목표로 한다. 파운드리 업체들은 공정에 대한 경험이 쌓일수록 이러한 규칙을 변경시켜 나간다. 이는 상용 제품에 이용하기 전에 공정을 완성한다는 것이 비현실적이고 터무니 없는 수준의 비용이 들어간다는 것을 알고 있기 때문이다. 공정의 규모가 줄어들면 웨이퍼와 웨이퍼 다이의 가변성이 증가한다. 오늘날과 같은 최첨단 공정의 칩 내부 변화(variance)는 디자이너들이 뛰어난 설계 아키텍처를 통해 수율을 높이는 방법에 대해 고민하도록 하는 이유가 되고 있다.

인터커넥트 지연과 기생 요소 문제들은 대부분 ASIC 설계와 관련되어 있지만 최신 FPGA 칩 사용자들은 라우팅 정체와 타이밍 문제에 대해서도 주의를 기울여야 한다는 사실을 깨닫고 있다. 물론, 해결책이 명확하지 않을 뿐더러 소자의 크기가 EDA 툴의 실행 시간을 크게 증가시키고 있으므로 단순히 소자의 프로그래밍과 시뮬레이션을 반복하여 이러한 문제를 해결하려 한다면 이는 시간 낭비일 뿐이다. FPGA는 라우팅 채널이 확정/고정되어 있으므로 ASIC보다 처리가 더 용이하다. 또한 업계에서는 ASIC을 계획하는 경우의 토폴로지를 채택하는 것이 바람직할지 모른다(사이드바 기사 “새로운 접근 방식 원하는 업계” 참조).

해결책

새로운 방법은 순차적 공정이 아닌 병렬 공정을 지원한다(그림 2). 로직 설계 과정에서 내리는 결정에 영향을 주는 회로의 물리적 특성에 대한 피드백을 얻는 유일한 방법은 물리적 설계와 로직 설계를 동시에 시작하는 것이다. 병렬 공정의 디자이너는 새로운 로직의 개발에 따라 보다 정확한 정보를 얻어 물리적 패러미터의 값을 점진적으로 업데이트할 수 있다. 설계 팀은 글로벌 전력 네트워크 토폴로지, 기능 블록 레이아웃 및 버스 구조 등 설계의 필수적인 사항에 대해 여러 가지 대안들을 평가할 수 있어야 한다. 이 방법의 병렬 특성으로 인해 엔지니어는 어떤 물리적 추상화 레벨에서든 설계의 일부를 관찰하고 평가해야 한다. 디자이너의 칩 레벨 플래닝 및 최적화 작업 수행에는 추상화 모델이면 충분하며, 디자이너에게는 임계 블록의 분석에 필요한 정확도를 달성하기 위해 이러한 블록의 세부 추상화 레벨이 필요하다. 이들은 또한 시제품을 이용해 최종 구현 제품의 구조를 동작시켜야 한다. 최종 레이아웃 단계에서는 시제품을 입력으로 사용하고 세부 배치 배선을 완료함과 동시에 타이밍, 영역, 전력 및 신호 무결성 측정 기준을 지속적으로 모니터링해야 한다.

디자이너들이 회로 네트리스트를 받으면 전통적인 배치 배선(place-and-route) 툴은 전력 배선 및 클럭 트리의 요건을 계속 기억하면서 형상, 방위, 연결성 및 타이밍 예산이 정해진 셀을 위한 최적의 위치를 판단한다. 설계의 규모가 커지고 제약의 복잡성이 증가하면 설계 작업에는 훨씬 많은 컴퓨팅 전력과 시간이 요구된다. 따라서 완전한 평면 설계로 이러한 작업을 수행하는 것은 점점 불가능해지고 있다. 한편 디자이너는 이러한 복잡성을 처리하기 위해 계층 구조 설계 방식을 채택하고 있다. 하지만 이 방식은 디자이너가 칩에서의 배치 배선 결과에 대해 어느 정도 정확한 피드백을 얻을 수 있는 경우에만 사용할 수 있다.

SVP는 물리적 설계를 신속하게 구현하여 설계의 상충 관계(trade-offs)를 평가하고 프로젝트의 구현 계획을 향상시키는 방법이다. 설계 팀은 SVP를 사용해 성능 및 제조 문제를 확인하고 우선 순위를 매기므로 개발 작업은 규칙적이며 결론적인 성향을 유지할 수 있다. SVP와 최종 배치 배선 툴 간 타이밍 결과의 상호 관계는 매우 중요하다. 디자이너는 SVP의 결과를 배치 배선 툴에 입력하여 최종 결과를 SVP에서 예측한 것과 비교함으로써 이러한 상호 관계를 확인할 수 있다. 양호한 타이밍의 상호 관계는 RC 추출, 지연 계산 및 타이밍 분석에 따라 결정된다. 엔지니어는 전력 플래닝과 잡음 방지 및 복구를 위해 시제품을 사용하므로 SVP 결과를 최종 레이아웃이 끝난 후에 얻은 측정치와도 비교해야 한다. 새로운 SVP 툴은 예상했던 것과 같은 실제의 결과가 도출되기 전까지는 쓸모없다. SVP를 사용하는 엔지니어는 많은 단계를 거쳐 시제품 제작 및 보완 과정에 다양한 기능들을 실행하고 있다. 또한 로직 합성 툴을 사용해 네트리스트를 생성하여 공정을 시작한다. 이 네트리스트는 기능적으로 정확하다. 그러나, 간단한 와이어 로드 모델이 회로의 타이밍을 개산한다. 실제 시제품의 제작은 칩의 플로어플래닝에서 시작된다.

설계 팀은 설계를 관리하기 쉬운 블록으로 줄이고 동시에 처리할 수 있는 가능한 많은 블록을 작업할 수 있도록 반드시 회로의 설계에 계층적 접근 방식을 적용해야 한다. 한편 SVP는 엔지니어들이 대안으로 사용할만한 칩 레벨 계획들을 비교할 수 있게 해 준다. 디자이너는 설계를 다양한 방법으로 분할하고, 다양한 선택이 가능한 물리적 특성을 분석하기 위해 이에 맞는 시제품을 제작할 수 있다. 만일 엔지니어에게 SVP가 없다면 설계의 물리적 구현이 모두 끝나기를 기다렸다가 설계의 특성을 평가해야 한다.

엔지니어는 기능 단위를 구성하는 셀의 블록들을 배치하는 것부터 시작한다. 이들은 각 기능 단위와 해당 인터페이스 요건에 대한 각자의 지식을 활용해 주요 설계 요소들을 배치한다. 또한 SVP를 사용해 물리적 분할의 이점을 평가하고 설계 요건에 최소한의 부담을 주는 분할 방법을 선택한다. 그러면 SVP 툴은 타이밍 위주의 알고리즘을 통해 설계의 잔여 부분을 자동으로 배치한다. 이런 과정이 끝난 후에 디자이너는 RC 추출 및 타이밍 분석을 수행하고 최적화 및 클럭 트리 합성 작업을 하게 된다. 당초 설계 목표를 달성한 것으로 결과가 나타나면 이러한 구현은 설계 보완을 위한 기초가 된다. 공정은 제약에 충실한 배치 배선 및 검증이 완료될 때까지 인접한 공급자 및 소비자 단위에 대해 각 기능 단위를 최적화한다. 디자이너는 시제품을 사용해 네트리스트를 제작하고 각 블록의 물리적 및 타이밍 설계 제약을 구현할 수 있다. 그런 다음 설계의 보완된 블록들을 조합해 타이밍 및 물리적 클로저를 검사할 수 있다. 공정은 모든 블록을 최적화하고 디자이너가 설계 목표를 달성할 때까지 계속된다.

다양한 설계 문제 처리하는 SVP

공정 기술은 반드시 신중하게 선택해야 한다. 디자이너들은 항상 최신 공정에 관심을 갖고 있지만 오늘날에는 최첨단 공정을 맹목적으로 선택할 경우 위험이 따를 수 있다. 보다 나은 대안을 말하라면, 조금 더 오래된 것이지만 비용이 적게 소요되고 수율이 높은 공정이라 할 수 있다. 단, 모든 설계 요건을 충족시킬 수 있다는 전제를 바탕으로 한다. SVP는 디자이너가 올바른 선택을 할 수 있도록 이끌어 준다. 디자이너는 칩 레벨의 타이밍, 전력 및 영역 제약에서 블록 레벨까지 구성 및 분해하는 것으로 시작해 칩 레벨 타이밍 분석, 임계 경로 확인, 그리고 블록에 블록 레벨 제약을 사용해 물리적 시제품을 구성한다. 시제품의 분석 결과가 제약의 범주에 속하면 디자이너는 공정의 선택에 착수할 수 있다. 범주에 속하지 않을 경우에는 표준형 셀 대신 완전 주문형 셀을 사용하는 것 같은 또 다른 구현 대안을 찾을 수 있지만, 서로 다른 공정을 선택해야 할 수도 있다. 멀티비트 버스에는 특별한 대책이 필요한 경우가 많으며 때로는 칩의 아키텍처까지 변경해야 하는 경우도 있다.

SVP는 디자이너들이 배치(placement)가 연결성에 미치는 영향을 시각화할 수 있도록 도와 준다. 버스는 짧을수록 좋다. 이 접근이 불가능하면 버스 브리지를 반복기로 사용해야 할 수도 있다. 이 기법은 버스를 구동하는 데 많은 전력이 필요치 않으므로 버스가 생성하는 잡음의 양을 최소화하는 장점이 있다. 과도한 IR 강하 문제는 대개 엔지니어가 완성된 물리적 구현에 대한 기생 추출 및 IR 강하 분석을 수행하기 전까지는 발견되지 않는다. 계층 구조 설계에서는 블록 레벨 전력 예산을 칩 레벨 요건에서 얻어 내야만 하는데, IR 강하 제한은 항상 이러한 요건의 일부이다. 디자이너는 이러한 예산을 사용해 블록을 구성한다. SVP는 IR 강하의 조기 발견에 도움을 주므로 엔지니어는 설계의 부분 구현에 대해 분석할 수 있다. 문제 영역을 조기에 발견하면 설계 수정 비용이 줄어들 뿐 아니라, 다음 설계 단계를 위한 견실한 토대를 마련할 수도 있다. 대규모 매크로가 많은 설계 영역에서 긴 네트에 버퍼를 배치하기가 어려운 경우가 많은 이유는 가용 공간이 불충분하기 때문이다. 엔지니어는 SVP를 사용해 배치를 시각화하고 네트리스트에 버퍼를 명확히 제공해 문제 영역을 수정할 수 있다.

타이밍 제약의 계층적 예산 책정 작업은 지루하고 시간 소모적이며 오류 또한 발생하기 쉽다. 디자이너는 대개 블록과 상위 레벨 어셈블리 간의 충돌을 해결하기 위해 상당한 반복 작업을 수행한다. 타이밍 정보는 하향식 공정이라기보다는 완전히 구현된 블록에서부터 위로 올라가는 상향식 공정이므로 상위 레벨에서의 타이밍 위반은 해결 자체가 불가능하다. 디자이너들은 SVP를 사용해 칩 레벨 타이밍 제약을 개별 블록과 전역 상호 연결을 위한 예산으로 변형시킬 수 있다. 또한 블록을 개발하고 배치하면 SVP는 회로의 구현된 부분을 전체 예산과 비교하는 작업을 수행한다. 비교 결과가 만족스러우면 디자이너가 계속 구현해야 하는 블록 및 상호 연결의 예산을 책정하기 위한 기초로 사용된다. 한편 결과가 기대치보다 높으면 엔지니어는 전체 회로를 다뤄야 했을 때보다 작은 규모의 데이터베이스는 물론, 원인의 출처에 대해 보다 세부적인 지식을 갖고 회로를 최적화할 수 있다.

이용 가능한 툴

최근 2~3년 간 EDA 업계의 IC 설계 시장에서는 수많은 합병이 이뤄졌다. 이에 따라, 엔지니어들의 벤더 선택폭은 제한되었으며 제품을 사용하기 위해서는 대개 25만 달러를 상회하는 연간 라이선스 비용을 지불하게 되었다. 이러한 가격은 벤더들이 자신들의 제품에 SVP를 지원하는 다양한 툴을 함께 제공함으로써 어느 정도 상쇄되었다. 필요한 모든 작업을 수행하려면 물리적 합성, 타이밍 및 신호 무결성 분석, 클럭 트리 합성, 플로어플래닝, 라우팅, 전력 플래닝 및 IR 강하 분석 등을 수행하는 엔진이 적어도 6개는 필요하다.

Cadence Design Systems는 2002년 SOC Encounter를 선보였다. 이 제품은 SIM(single-in-memory) 데이터 모델 및 사용자 인터페이스를 제공하는 단일 시스템에 SVP와 세부 IC 구현 기능을 통합시킨 것이 특징이다. 10만 게이트 이하의 IC를 개발하는 엔지니어라면 보다 저렴한 제품 버전인 Nano Encounter를 사용하면 된다. Encounter는 실리콘을 구현하면서 설계 특성에 대한 개념을 디자이너에게 매일 제공한다. Encounter는 또한 일반 아키텍처의 엔진 외에도 세부 나노미터 배선 엔진에 신호 무결성 분석 기능을 제공한다. 고객은 Encounter의 API나 OpenAccess 데이터베이스 API를 통해 다른 툴을 추가할 수 있다. SI2(www.si2.org)는 현재 OpenAccess를 업계 표준으로 준비하고 있으므로 엔지니어는 SI2에서 직접 API와 데이터베이스 구현 정보를 얻을 수 있다.

Magma Design Automation은 SVP를 위한 다양한 툴을 제공한다. 계층 구조가 없는 설계를 개발하는 엔지니어라면 Blast Create를 사용해 RTL 네트리스트, 설계 제약, 플로어플래닝 및 배치를 합성/시각화/평가/개선할 수 있다. 계층 구조를 사용해야 하는 보다 까다로운 칩을 설계하는 엔지니어라면 Blast Plan을 사용하면 된다. 이 제품은 대규모 설계를 블록으로 분할하며 Magma의 GlassBox 추상화 기술을 사용해 상위 레벨 블록들 간에 칩 레벨 타이밍 제약에 대한 예산을 책정한다. 위의 두 툴은 GDSII 칩 구현 시스템에 대한 네트리스트인 Blast Fusion의 기능들을 사용한다. 이 기능에는 최적화, 배치 및 경로, 클럭 스큐 생성, 플로어플래닝 및 전력 플래닝 등이 포함된다.

Monterey Design Systems는 자사의 Calypso 제품을 통해 SVP를 지원하고 있다. 이 제품은 계층 구조 설계 플래닝, 물리적 합성 및 물리적 프로토타이핑 등을 툴에 포함시켰으므로, 디자인 데이터를 위한 계층 구조 데이터베이스를 사용할 수 있도록 해 준다. 엔지니어는 Calypso를 사용해 타이밍 분석 및 최적화, 클럭 트리 합성, IR 강하 분석, 블록 배치, 포트 최적화, 안테나 고정 및 글로벌 배선을 수행할 수 있다. 또한 이 업체의 계층 구조 설계 플래닝 툴인 IC Wizard, 물리적 합성 및 프로토타이핑용 툴인 Sonar, 그리고 배치 배선 기능용 툴인 Dolphin에 적용된 기술도 채용했다.

Synopsys의 Galaxy 디자인 플랫폼은 수많은 포인트 툴을 통합하여 SVP를 지원하며, 여기에는 Design Compiler, Physical Compiler, DFT(design-for-test) Compiler, Power Compiler, Floorplan Compiler, Astro, PrimeTime, TetraMax, starCXT, Hercules 및 Proteus 같은 엔진이 포함된다. Milkyway 데이터베이스는 설계 데이터를 위한 스토리지와 공통 스키마를 제공한다. 엔지니어는 Galaxy를 사용해 설계의 성능, 전력 및 영역 요건을 분석함으로써 설계에 대한 타당성 분석을 수행할 수 있다. 과거에는 디자이너들이 순차적인 방식으로만 Galaxy에서 엔진을 사용할 수 있었다. 하지만 이제는 이 플랫폼 덕분에 엔진을 병행해서 사용하고 칩의 레이아웃을 완료하기 전에 RTL에서의 설계 선택이 물리적 구현에 미치는 영향을 평가할 수 있다.

Icinergy Software는 Cadence와 Synopsys의 SVP 및 합성 제품과의 동작이 가능한 SOC Plan을 제공하므로, 엔지니어를 위한 설계의 물리적 표현이 가능하다. 또한 아키텍처의 평가가 가능할 뿐 아니라 선택한 아키텍처가 미치는 영향에 대한 피드백까지도 제공한다. 이 제품은 일련의 사용자 정의 대상과 제약을 기반으로 설계의 블록 배치와 블록의 종횡비를 보완할 뿐 아니라, 블록 내에서 와이어의 길이, 타이밍 및 배선 밀집에 대해서도 최적화 작업을 수행한다.

Hier Design은 SVP 개념을 FPGA 시장에 선보이고 있다. PlanAhead 계층적 플로어플래너인은 로직 합성과 물리적 설계 간의 수많은 반복 작업을 줄이는 것을 목표로 하고 있다. 디자이너는 설계의 물리적 구현에 관한 다양한 “what-if” 시나리오를 검토하고 레이아웃에 들어가기 전에 잠재된 문제점을 수정할 수 있다. 디자이너는 임계 경로와 모듈을 그룹화하여 연결성 분석 및 사용 제어를 통해 배선 가능성을 높일 수 있다. 이 툴은 수동 및 자동 분할, 블록 크기 정렬 및 배치를 제공하며 클럭 I/O 및 클럭 영역 플래닝의 배치를 지원한다.

현재 아날로그 또는 혼성 신호 회로가 일부 포함된 칩의 비율이 늘어가고 있다. Mentor Graphics가 선보인 Icassemble 제품은 아날로그 또는 혼성 신호 회로를 위한 하향식 플로어플래닝, 양방향 배선 및 칩 어셈블리 기능을 제공한다. 아날로그 제품 디자이너는 물리적 레이아웃 환경에서 블록의 계획, 구현 및 연결을 수행할 수 있으므로 설계 주기를 단축할 수 있다. 이 방식은 디지털 로직용 SVP와 완전히 동일한 것은 아니지만 디자이너가 블록 레벨에서 회로를 물리적 구현 관점으로 볼 수 있도록 해 주므로 동일한 목표를 달성한다고 할 수 있다. 이러한 특징은 밀집 현상을 최소화하고 와이어 길이와 임계 신호를 관리하는 데 특히 유용하다.

요약 내용

추가 정보

본 기사에 나온 제품에 대한 정보가 필요할 경우에는 아래의 업체에 문의하시면 됩니다.

저자

테크니컬 에디터인 Gabe Moretti의 연락처는 전화 1-941-497-9880, 팩스 1-941-497-9887, 이메일 gmoretti@edn.com입니다.

[Box Story]

새로운 접근 방식 원하는 업계

셀을 이용해 반도체를 설계하는 엔지니어들은 항상 배치나 상호 연결보다 로직 기능에 더 우선 순위를 둔다. 디자이너들은 기능을 수행하는 제품을 제작하므로 기능을 가장 우선적으로 생각한다. EDA 툴 역시 적어도 디지털 영역에서만큼은 로직의 동작을 회로의 물리적 특성 앞에 두면서 이러한 접근 방식을 계속 발전시키고 있다. 로직 합성은 이를 잘 대변해 주는 사례 중 하나이다. 사용자는 결과를 다듬기 위해 사용하는 여러 가지 제약과 파생 요소들을 지정하여 대상 회로의 물리적 특성을 처리해야 하지만 툴을 움직이는 것은 디자이너가 RTL에서 기술한 기능에 대응하는 부울(Boolean) 로직이다.

180nm 공정까지는 이러한 접근 방식이 디자이너들에게 많은 도움이 된 것이 사실이다. EDA 벤더들은 이 시기에 물리적 합성 제품을 개발했지만 단순히 로직 합성의 결과를 수정하는 데에만 치중하여 로직 합성보다 가치 있는 정보가 빛 바래게 했다. 이제는 물리적 합성 하나만으로도 부족한 상황이다.

통계 자료를 보면, 디자이너가 130nm 설계에서 사용하는 설계 다이 면적은 60% 정도에 불과한 것으로 나와 있다. 이론적으로 최신 공정 기술을 이용하는 엔지니어라면 다이 위에 백만 개나 되는 게이트를 배치할 수 있지만, 이처럼 많은 게이트를 모두 정확하게 연결하는 일은 보통 까다로운 일이 아니다. 90nm 구현은 의미 있는 통계를 만들어 내기에는 그 수가 너무 적지만 보다 높은 게이트 사용률을 기대할 이유도 없으며, 실제로 비율이 더 낮아질 가능성이 크다.

디자이너는 이제 곧 250만 게이트를 마음대로 갖게 될 것이다. 이렇게 되려면 인접하는 와이어 간 피치가 다양하며 평방 밀리미터 당 수천 집적도에 달하는 전력, 클럭 및 신호를 위한 9개의 금속층이 있어야 할 뿐 아니라, 전반적으로 플립플롭 패키징을 사용해 수천 개의 I/O 핀도 배분해야 한다.

130nm 이하 공정에서는 실리콘 회로의 시제품을 제작해 회로의 성능에 영향을 주는 기생 효과를 측정해야만 한다. 또한 고려해야 할 물리적 변수가 많아짐에 따라 인터커넥트 문제를 처리하는 일이 더욱 까다로워지고 있다. 디자이너들은 제작 방식은 물론 둘 이상의 로직 셀을 연결하는 도체의 동적 특성까지 처리해야 한다. 하지만 디자이너가 반도체 벤더로부터 얻는 라이브러리에 들어 있는 것은 로직 셀 뿐이다. 따라서 갈수록 복잡해지는 규칙 집합을 사용해 동작 중에 연결할 수 밖에 없다. 한편 엔지니어들은 시스템 레벨 설계 도중 심심치 않게 발생하는 문제들을 수정해야 한다. 이러한 정황으로 보건대, 머지 않아 배치 배선이 설계에서 가장 비용을 많이 차지하는 부분으로 검증을 대신하게 되리라 본다.

하지만 이처럼 까다로운 접근 방식만을 반드시 고집해야 할 필요는 없다. 다이 상의 면적이 충분하면 접근 방식을 바꿀 수 있다. 일반적으로 비규칙적인 구조보다는 규칙적인 구조를 제작하기가 더 쉽다. 새로운 공정을 채용한 최초의 상용 제품은 항상 메모리와 프로그래머블 로직이며, 실리콘 벤더는 규칙적인 구조에 최대한 유사하게 주문형 로직을 만들어야 한다. 또한 디자이너가 회로를 제작할 수 있도록 넓고 비어 있는 실리콘 대신 격자로 이뤄진 실리콘 영역을 제공해야 하며, 이 격자는 디자이너들에게 배치 위치는 물론, 기능 블록의 연결 방식까지 알려 주게 된다. 디자이너가 로직 블록은 물론, 인터커넥트 블록까지 들어 있는 셀 라이브러리를 갖게 된다고 한번 상상해보자.

반도체 벤더는 다양한 길이의 인터커넥트를 위한 셀을 비롯해 수많은 병렬 “와이어”가 들어 있는 셀을 제공할 수 있으며, 버스 셀은 서로 다른 피치 값에서 와이어와 함께 나타날 수 있다. 결과적으로 생성되는 분산 격자?전력, 클럭 및 신호 분산을 위해 제공?는 베어(bare) 다이를 밀집되지 않은 일정한 FPGA 구조에 훨씬 가까운 매트릭스로 변형시키게 된다. 디자이너는 이제 상호 작용 레벨이 높은 기능 단위들을 블록에 집어 넣음으로써 변형된 플랫폼 기반의 설계 방식을 사용할 수 있다. 또한 각 블록의 배치에 따라 다이 영역에서 동적으로 이동하는 레이아웃의 고정된 격자를 이용해 작업하게 될 것이다.

디자이너는 인터커텍트 셀을 이용해서만 연결 작업을 수행할 수 있으므로 물리적 합성 툴은 셀 라이브러리가 정하는 상호 연결 규칙을 자동으로 따르게 된다. 공정 규칙은 인접하는 상호 연결 셀들 간의 공간이 간섭을 확실하게 피할 수 있도록 해 주게 된다. 또한 상호 연결 요건 및 가용 분산 격자는 새로운 블록의 배치 위치를 결정한다. 한편 배치를 수행할 때마다 인터커넥트 격자 세트가 생성되는데, 이 격자 세트는 설계 방식에서 주문형 인터커넥트를 허용하지 않으므로 규모가 클 수는 있지만 제한적이다. 최종 회로는 가용 다이 면적보다 훨씬 작은 것이 보통이므로 상호 연결 와이어의 특성에 대한 제한은 디자이너의 제품 개발 능력에 적대적인 영향을 미치지 않게 된다. 이 방식을 실제로 사용할 수 있게 되면 이에 따라 전자 시스템 레벨 설계의 중요성이 높아지게 된다.

또한 반도체 벤더는 해당 게이트 레벨의 다양한 상호 연결 유형과 관련된 전력 요건 및 지연을 나타내는 상호 연결 라이브러리를 아키텍처 레벨에서 제공해야 한다. 이렇게 되면 엔지니어들은 변형된 트랙잭션 기반의 시뮬레이터를 사용해 설계 공정의 초기에 칩 타이밍을 평가할 수 있다. 또한 이러한 변형으로 엔지니어들은 각각의 블록 간 연결에 지연 및 전력 소모값을 할당할 수 있지만, 블록 내에서의 신호 전달은 고정 지연 값만을 사용하게 된다. 제품 아키텍처를 개발하는 동안 각 연결의 블록 및 전파 지연에 대한 동작 모델을 이용하면 시간 영역에서 설계의 동작을 전체적으로 볼 수 있을 것이다. 시뮬레이션 실행 시간 역시 현재의 방식보다 적게 걸릴 것이며, 엔지니어는 가용한 시뮬레이션 언어를 사용해 설계를 시뮬레이트할 수 있을 것이다.

또한 이 방식을 사용하면 아키텍처 레벨의 설계에서 연결의 중요성이 향상된다. 아울러 시스템 설계자는 기능 그룹핑과 블록 배치를 변형함으로써 설계의 실용 가능성에 직접적인 영향을 주게 된다. 따라서 설계자들이 이 방식을 사용하면 아키텍처의 선택이 칩 기능에 주는 영향에 대해 바로 피드백을 얻을 수 있다. 또한 이 접근 방식을 사용하는 디자이너는 아키텍처 레벨에서 배치 배선 문제를 처리할 수 있으며, 하이 레벨 와이어 모델을 사용하는 설계자는 로직을 설계하기 전에 2차 기생 요소 문제를 피할 수 있다.

아키텍처의 결정에 따른 결과를 조기에 분석하는 능력을 갖추면 설계가 RTL에 이르렀거나 심지어 게이트 레벨이 실질적으로 다룰 수 없을 만큼 너무 커져 버린 경우라도 많은 비용이 투입되는 재설계를 택하지 않도록 도와 줄 것이다.

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