주간기술동향 - "포커스"...

 

Source: ETRI발행 "주간기술동향" 통권 1112호 (2003.09.09 발행)
Webpage: http://kidbs.itfind.or.kr:8888/cgi-bin/WZIN/WebzineRead.cgi?recno=0901013585&db=t_jugidong&menu=1
Date: 2003.9.11

SoC 설계와 IP

여순일* 곽명신*

향후의 반도체는 SoC(System on a Chip)가 주를 이룰 것으로 예측되고 있으며 이를 구현하기 위해 IP(Intellectual Property)를 필수재료로 사용한다. 따라서 본 고에서는 SoC 설계의 개략적인 개념과 설계동향을 살펴보고 IP의 개념 및 동향, 관련단체, 비즈니스모델, SoC에서의 플랫폼 등에 대하여 소개하고자 한다. ▧

I. 서 론

반도체 칩이 점점 미세화, 복잡화 되어짐에 따라 SoC(System on a Chip)가 대두되게 되었다. 일반적으로 SoC는 칩 내부에 프로세서를 포함하게 되고 그로 인하여 처리해야 할 버스, 메모리를 비롯한 레지스터, 주변회로 등을 모두 포함하게 된다. 그와 아울러 해당되는 시스템을 구현하기 위한 기능 블록 들을 하나의 칩에 집적 시켜야 하므로 종래의 칩들 보다 그 규모가 커지게 되어 칩의 개발기간이 더 소요되게 된다. 한편 반도체 칩은 조속히 칩을 개발하여 누가 먼저 시장에 출시하느냐에 따라 그 성패가 좌우되며 이것은 설계를 빨리 해야 한다는 것과 직결된다. 반도체 칩의 설계를 빨리 하기 위해서 IP(Intellectual Property)를 사용하는 방법이 적극 추천되고 있다. IP란 해당 칩에 적용될 수 있는 설계 블록을 누군가 미리 오랜 기간을 투입하여 개발해 놓은 것을 의미한다. 그러므로 이 IP의 확보 여부가 칩에 대한 설계기간 단축에 지대한 영향을 미치게 되어 그 성패 여부를 결정하는 주요 요인이 되는 것이다. 만약에 적용해야 할 IP가 여러 개라면 더욱 그러할 것이다. 그런데 IP를 확보(구입)한다는 것은 해당 SoC설계에 그대로 결합하여 사용하고자 하는 것인데, 그러기 위해서는 IP를 구입하기 전에 사전 검토를 철저히 해야 한다. 이는 구입하고 난 후에 잘못된 것을 알게 되면 새로이 IP를 찾아야 되고 그 만큼 설계기간은 지연되기 때문이다. 그러나 적당한 IP를 입수하기에는 현실적으로 제약이 있는데, 그 이유는 IP에 대한 기술적인 표준, 거래 표준이 단일화되어 있지 않고 법적인 사항들도 보완이 되어야 하기 때문이다. 그러므로 해당 IP에 대해 기술적으로 잘 파악하여 입수하고자 하는 IP에 대한 공급처를 찾는 것도 간단한 문제는 아니다. 이러한 문제점을 해결하기 위하여 여러 IP표준화 단체들이 활동하고 있으나, 관련 업체들간의 주도권 싸움 등으로 그 진전이 매우 느리게 진행되고 있으며, 심지어 표준화 무용론까지 대두되고 있다. 그럼에도 불구하고 SoC 시대에 있어 IP는 필수 불가결한 재료로 인식되어져 있으며, 관련 업체들은 이의 확보를 위해 총력을 기울이고 있다 이에 본 고에서는 SoC설계의 동향과 IP에 대한 동향을 기술하고, IP에 대한 관련 단체 및 비즈니스 모델 등을 소개하기로 한다.

II. SoC 설계

1. 설계동향 및 추세

SoC설계는 설계하고자 하는 하드웨어와 소프트웨어를 동시에 고려하면서 진행이 되어야 하므로, 그 설계에 있어서 고려해야 할 사항들이 종래의 설계에 비해 많아지게 된다. 그러므로 설계단계에서 기능적인 설계를 완벽하게 미리 해 두는 것이 필수적이다. (그림 1)은 SoC설계의 개괄적인 순서를 보여주고 있는데, Behavioral 수준 설계에 해당하는 부분이 바로 전체 칩에 대한 기능설계에 해당하는 것이다. 만약에 Behavioral 수준 설계에서 기능 설계를 완전하게 해 두지 않았다면 그 아래 설계 단계에서 이를 완성해야 하는데, 이것은 Behavioral 수준 설계에서 소요되는 설계시간보다 훨씬 많은 시간을 소비해야 하므로 그만큼 SoC의 출시가 늦어지게 되는 것이다. 즉, 반도체 칩 설계의 특성상 (그림 1)의 Gate 수준 설계나 Layout 수준 설계를 진행하는 중에 기능적인 오류를 발견하게 되면, 다시 RTL 수준 설계나Behavioral 수준 설계부터 진행해야 하는데, 오류를 수정하여 칩 전체에 대해 완전한 검증을 또 다시 수행해야 하므로 그 만큼 설계 기간이 길어지게 되는 것이다. 한편 위와 같은 오류의 경우가 자주 발생하면 할 수록 설계기간은 걷잡을 수 없이 늘어나게 되는 것이다. 그런데 실제적으로 RTL 수준부터 설계를 시작하였다고 하더라도 위와 같은 오류는 빈번하게 발생하는 것이 현실이다.

한편, Behavioral수준 설계에서의 시뮬레이션 시간과 RTL수준 설계에서의 시뮬레이션 시간을 비교하였을 때에도 Behavioral수준 설계의 시간이 훨씬 빨리 수행이 되므로 기능검증을 위한 설계는 Behavioral수준 설계에서 마무리하는 것이 가장 바람직하다. 그러므로 Behavioral 설계단계에서 그 기능의 설계가 완벽하다면 설계기간을 상당기간 단축하는 효과가 있는 것이다.

최근의 SoC설계 동향은 이러한 점을 반영하는 설계도구들이 많이 개발되고 있는데 특히 C 언어를 기반으로 하여 하드웨어와 소프트웨어를 동시에 기능검증 할 수 있도록 하여 주는 설계 툴들이 등장하고 있다. 대표적인 것으로 System C를 들 수 있으며 프로그램은 아래의 사이트에서 무료로 다운로드 받을 수 있다.

http://www.systemc.org/

그러나 System C와 관련한 EDA 툴들이 아직 활성화 되지 못하고 있는데, 그 이유는 System C를 통한 Behavioral 수준의 설계가 끝났을 때, 이를 (그림 1)의 RTL 수준 설계로 진행하기 위해서는 설계하고자 하는 SoC에 적합한 IP가 있어야 하나, 이에 대한 소유권을 확보하기가 용이하지 않기 때문이다. 즉, 자신이 보유한 IP라면 사용에 문제가 없으나 자신이 보유하지 않은 IP일 경우, 필요한 IP를 누가 보유하고 있는 지와 아울러 비용을 지불하고 구입하여야 하는 등의 부담을 안게 되므로 많은 진전을 보지 못하고 있는 것이다. 그러나 향후의 복잡한 SoC의 설계에는 위와 같은 방법론을 채택하여야 적시에 시장에 출시할 수 있으므로 계속적으로 점진적인 진전이 있을 것으로 기대되고 있다.

(그림 2)는 ASIC을 비롯한 SoC에 대한 설계 방법이 변천 되는 동향을 나타내고 있는데, 여기에서는 1990년대 초까지 주로 적용되던 Time Driven Design(TDD) 방법, 1990년대 중 후반까지 적용이 되던 Block Based Design(BBD) 방법, 현재와 향후에도 적용될 것으로 예상되는 Platform Bsaed Design(PBD) 방법 등으로 구분하여 볼 수 있다. 먼저 TDD에 대해 설명을 하면 칩 규모가 10만 게이트 내외이던 당시에 적용하던 설계 방법으로써 Schematic을 주로 사용하였고 RTL 설계가 태동하여 적용되기 시작하던 때이다. 이 당시에는 Reuse의 개념이 별로 적용되지 않던 시기이기도 하며, 소수의 인력으로 칩 설계가 가능하던 때였다. 다음으로 BBD가 적용되던 시기에는 칩 규모가 100만 게이트 내외이던 때에 적용되던 설계방법이며, 이 때에는 Schematic 설계는 사라지고 RTL을 주로 이용하게 되는데, 그 이유는 100만 게이트 내외의 규모에 Schematic설계를 적용한다면 배선 등의 오류 수정에 시간이 많이 소요되어 비효율적이기 때문이다. 한편 BBD는 칩의 규모 증가로 인해 테스트 기능을 삽입하기도 하고(Scan, JTAG, BIST 등) 여러 부분으로 분할하여 설계하여야 하므로 TDD에 비해 많은 숙련된 설계인력이 필요하게 된다. PBD설계방법은 현재 혹은 향후의 수십만, 수백만 게이트 이상의 설계에 적용되는 방법으로 IP가 필수적으로 갖추어져야 하며, 전체 칩의 구조 설계를 선행해야 칩 설계가 이루어질 수 있는 경우에 적용되는 방법이다. 또한 이러한 칩은 하드웨어와 소프트웨어가 동시에 다루어지며, 칩 설계가 진행됨과 아울러 소프트웨어도 칩 내부에 내장될 수 있도록 하는 즉, Embedded Software 설계 방법을 적용하여야 한다. 그러므로 PBD는 하드웨어 부분뿐만 아니라 소프트웨어 및 펌웨어 부분도 재사용될 수 있도록 준비되어야 적시에 칩 설계를 완료할 수 있는 것이다. (그림 2)에서 볼 수 있듯이 SoC 설계에 대한 동향은 이와 더불어 Plug and Play가 가능하도록 되는 방향으로 진행이 될 것이며, 이를 위해서는 필요로 하는 IP의 확보가 필수적이다.

III. IP 동향

1. IP의 개요

IP에 대한 국제적인 표준화 단체인 VSIA(Virtual Socket Interface Alliance)에서는 VC(Virtual Container)라 명명하는 가상의 블록을 설정하여 IP를 정의한다.

(그림 3)은 VC에 대한 개념도를 보이고 있는데 설계되어야 할 칩을 완성하기 위하여 필요한 부분적인 블록에 가상의 블록이 자리잡게 함으로써 칩의 설계를 마무리할 수 있음을 나타내고 있다. 즉 이 가상의 블록을 어디에선가 가져오기만 한다면 필요로 하는 칩을 설계할 수 있음을 볼 수 있다. 한편, 이 VC가 라이선스를 부여 받았을 때 IP라 불리어지게 된다. (그림 4)는 VC를 분류하고 있는데 크게 Soft VC, Firm VC, Hard VC로 분류한다. 물론 이들이 라이선스를 부여 받으면 Soft IP, Firm IP, Hard IP로 나뉘어 지는데, 본 고에서는 이들이 라이선스를 부여 받는다는 가정 하에 Soft IP, Firm IP, Hard IP로 부르기로 한다. (그림 4)에서 보면 Soft IP는 Synthesizable RTL로 이루어진 IP 이고, Firm IP는 Netlist이며, Hard IP는 Physical Layout을 의미하는 것을 알 수 있다. 그러므로 Soft IP는 Technology에 독립적인(어떤 공정 Technology에도 모두 적용할 수 있음을 의미) RTL이므로 Portability에 제한을 받지 않는다. 또한 Hard IP는 layout을 의미하는 특정 공정에만 적용할 수 있는(예를 들어 삼성의 0.18㎛ CMOS 표준공정에만 적용 가능한) Polygon Data 자체를 의미하므로 Technology가 고정이 되어 있는 것이며, Portability는 Process Mapping이 되어 있어야 하는 제한 사항을 가진다. 한편 Firm IP는 Soft IP와 Hard IP의 중간적인 형태를 갖는 것으로써 Netlist를 기반으로 하는 Footprint(Phantom Model), Timing Model, Wiring Model등을 포함하며, 위의 경우를 만족하는 공정라인이면 적용 가능한 Technology Generic이며, Portability는 Library Mapping의 제한 조건을 갖는다.

2. IP관련 단체

IP관련 단체는 여럿있지만, 크게 기술적인 표준을 다루는 VSIA와 거래 단체인 VCX(Virtual Component eXchange) 등으로 나눌 수 있다. 이들 단체에 대하여 소개하면 다음과 같다.

가. VSIA

VSIA(http://www.vsi.org/)는 1996년 9월 미국에서 설립된 IP표준화 단체로, 그 역할은 하드웨어와 소프트웨어의 인터페이스를 정의함으로써 데이터 포맷 및 설계방법을 정의하는 것이고, 그 구성은 SWG(Steering Working Group)와 8개의 DWG(Development Working Group)로 되어 있는데, SWG는 전체 그룹을 통할하는 역할을 담당하며 그 구체적인 사항은 아래와 같다.

  • DWG 생성
  • DWG의 활동지원 및 감독
  • 초안 사양서 검토 및 공개된 사양서 승인
  • 4개의 Committee로 구성
    • Technical Committee
    • Marketing Committee
    • Pilot Subcommittee
    • Specification Standard Committee

한편 8개의 DWG의 명칭은 아래와 같다.

  • Implementation/Verification DWG
  • IP Protection DWG
  • Manufacturing Related Test DWG
  • Analog/Mixed Signal DWG
  • On Chip Bus DWG
  • System Level Design DWG
  • Virtual Component Transfer DWG
  • Verification DWG

또한 VSIA에서는 위의 여러 Working Group들이 활동하여 펴낸 사양서가 5종, 표준안이 3종, 기술문서가 5종이 있으며 이들 각각의 제목은 다음과 같다. 괄호안의 내용은 해당되는 문서를 약어로 나타낸 것이며, 번호는 가장 최근의 것을 나타낸 것이다.

  • VSIA의 사양서(Specification) 6종
    • Analog/Mixed Signal Extension(AMS 1.2.2)
    • Analog/Mixed Signal Integrity Extension(AMS 2.1.0)
    • On Chip Bus Attributes(OCB 1.2.0)
    • Soft and Hard VC Structural, Performance and Physical Modeling(I/V 1.2.1)
    • Test Data Interchange Formats and Guidelines for VC Providers(TST 1.1.1)
    • Virtual Component Transfer(VCT 1.2.1)
  • VSIA의 표준안(Standards) 5종
    • System-Level Interface Behavioral Documentation Standard(SLD 1.1.0)
    • Virtual Component Identification Physical Tagging Standard(IPP 1.1.0)
    • Virtual Component Interface Standard(OCB 2.2.0)
    • Test Access Architecture Standard Version (TST 2.1.0)
    • Virtual Component Attributes(VCA) with Formats for Profiling, Selection and Transfer Standard Version 2(VCT 2.2.2)
  • VSIA의 기술문서(Documents) 8종
    • Architecture Document
    • Deliverables Document(2.6.0)
    • Data Sheets
    • Document Definitions
    • IP Protection White Paper(IPPWP 1.1.1)
    • System-Level Design Taxonomy (SLD 2.2.0)
    • Taxonomy of Functional Verification for Virtual Component Development and Integration(VER 1.1.1)
    • IP Protection White Paper(IPPWP 2.1.0)

한편 VSIA는 회원제로 운영이 되며 현재 200여 개의 회원사가 참여하고 있다.

나. VCX

VCX는 1998년 8월 스코틀랜드에서 설립된 IP의 거래를 위한 국제기구로 법적, 상업적인 문제를 해결하는 역할을 수행하고, SWG와 4개의 DWG로 구성되어 VSIA와 마찬가지로 회원제로 운영이 되고 있으며, 현재 설립 초기에는 스코틀랜드 정부의 재정지원을 받았으나 현재는 민간회사로 독립하여 사업을 수행하고 있으며 그 URL은 다음과 같다.

http://www.thevcx.com/

다. 기타의 단체

한편 위의 단체들 이 외에도 여러 단체들이 활동하고 있는데 이 들 중 아시아권에서 활동하고 있는 단체들을 아래와 같이 소개한다.

  • SIP: 2000년 1월에 설립한 대만의 IP 개발 및 설계 재사용 촉진 기구
  • IPTC: 2000년 5월에 설립한 일본의 IP 유통 및 SoC설계 활성화 기구
  • IPCoS(IP DB Center of SoC): 1998년에 한국의 전자부품연구원(KETI)에 설립된 IP표준화 및 거래 추진 단체
  • SIPAC(System Integration & IP Authoring Center): 2001년에 한국의 KAIST내의 IDEC에 설립된 IP 표준화 및 거래 추진 단체
  • SDRC(SoC Design Resource Center): 2000년에 한국의 ETRI 내에 설립이 된 IP 표준화 및 중소기업 IP 기술지원 단체

IV. IP와 Reuse

1. Reuse의 중요성

(그림 5)에서 보면 칩 제작능력에 대한 증가율이 칩 복잡도에 대한 증가율을 따라 잡지 못함을 보여준다. 즉, 칩이 점점 복잡해 지고 SoC화 되어감에 따라 필요한 칩의 규모는 점점 증가하지만, 칩에 대한 제작능력은 그에 훨씬 못 미침으로 인해 큰 문제점이 발생하게 된다. 이 점에 대한 해결책으로 IP를 재사용하게 되면 위의 문제점이 상당부분 해소가 됨을 (그림 5)에서 볼 수 있다. 즉 IP의 재사용을 통해 부족한 설계 생산성을 향상시킬 수가 있는 것이다. 또한 IP는 재사용이 되어져야 그 존재 의미를 갖게 된다. 만일 재사용이 불가능한 IP라면 그 존재 가치를 상실하게 되는 것이라 할 수 있다. 재사용이 불가능한 IP를 어느 누구도 비용을 들여서 구입하려고 하지 않을 것이며 무료로 제공받는다고 할 지라도 사용하지 않을 것이다. 그러므로 재사용이 가능한 IP라야 경제적, 기술적인 가치를 보유하게 되는 것임은 말할 나위도 없다.

위와 같이 재사용 가능한 IP가 되기 위해서는 IP에 대한 검증을 완료하여야 하는데 이에 대해서는 아래에서 다루기로 한다.

2. IP의 검증

IP검증이 완료된 것을 입증하는 방법은 해당 IP가 탑재된 칩을 제작하여 실장테스트까지 통과함으로써 아무런 하자가 없음을 증명하는 것이다. 즉 해당 IP에 대한 사용을 고려하는 사람의 입장에서는 정상 동작하는 칩이 개발될 수 있는가가 관건이므로 이에 대한 개발 여부가 확고한 입증이 되는 것이다. 게다가 IP생성과정에서 테스트까지 고려하였고, Soft IP의 경우 코드커버리지 등이 고려되어 개발된 것이라면 완벽하게 검증된 IP 라고 할 수 있다. 또한 Synopsys사와 Mentor사가 공동으로 마련한 OpenMORE 프로그램인 RMM(Reuse Methodology Manual: Synopsys사와 Mentor사가 공동으로 저술한 재사용 관련 매뉴얼) 을 이용하여 설계된 IP의 설계규칙 부합 여부를 평가할 수 있다. OpenMORE Program은 http://www.openmore.com에 접속하면 무료로 다운로드 받을 수 있으며, 근래에는 FPGA OpenMORE을 마련하여 FPGA에 의한 방법으로 평가해 볼 수 있도록 되어 있다.

한편 검증된 IP라는 것을 확인할 수 있는 가장 간단한 방법은 실제 칩을 제작하여 판매되고 있는가의 여부를 알아보면 되는 것이다.

3. IP의 비즈니스 모델

IP 비즈니스 모델은 IP를 거래하기 위해서 공급자와 사용자 사이에 적절한 비즈니스 모델을 설정하는 것을 의미한다. 실질적인 재사용이 이루어지기 위한 단계로 사용자가 자신에게 적당한 공급자를 찾았을 때, 서로간의 계약을 위해 어떤 조건들에 대해 상호 의견 교환을 하면서 비즈니스 모델을 정립하게 된다. 이 때 구매조건을 비롯하여 각종 법적인 이슈들을 서로 합의하게 되며 IP의 전달물들에 대한 사항까지 포괄적으로 거론이 되게 된다. 이 비즈니스 모델은 IP 공급자마다 조금씩 차이는 있지만 대체적으로 크게 분류하면 설계권을 부여하는 경우, 제작권을 부여하는 경우, 칩 테스트 업체에 테스트권을 부여하는 경우, 판매권을 부여하는 경우 등으로 구분이 되며 IP 사용자는 자신에게 적합한 권리를 선택하여 SoC 설계에 활용하면 된다.

한편 해당 IP를 하나의 품목에만 라이선스를 부여하는 Single Use License와 여러 품목에 대해 라이선스를 부여하는 Multi Use License가 있다. 예를 들어 어떤 한 사용자가 USB Device Controller(UDC)에 대해 라이선스를 받을 때, PC의 마우스용 칩에만 사용할 목적이라면 Single Use License를 부여 받으면 될 것이고 HDD 및 키보드용 칩에도 적용을 할 것이라면 Multi Use License를 부여 받으면 될 것이다.

가. 설계권을 부여하는 경우

이것은 Fabless 반도체 회사들 즉, 반도체 칩 설계를 주로 하는 회사들에게 주로 부여되는 라이선스로 공정회사에 넘기기 바로 직전까지의 설계에 해당 IP의 사용을 라이선스 받는 경우를 말한다. 즉, 사용자가 칩을 설계할 때 파운드리로 넘기기 직전까지 설계에 필요한 설계자료 들을 전달 받아서 설계에 적용할 수 있는 IP 라이선스의 형태이다. 여기에서 Soft IP인 경우의 설계자료는 RTL과 관련된 설계자료가 주로 전달되며, Hard IP인 경우는 RTL과 관련된 설계자료와 게이트 레벨에 관련된 설계자료, 레이아웃에 관련된 설계자료가 모두 전달되게 된다. 이 설계 자료들은 사용자가 사용하는 설계 툴과 같은 포맷으로 된 것을 전달해 주어야 한다. 이 부분에 대한 표준 포맷을 위해 VSIA가 노력하고 있으나 툴 회사들마다 각양 각색의 포맷이 존재하므로 표준화에는 어려움이 많은 실정이다. 그러므로 IP 공급자는 사용자가 사용하는 설계 툴에 맞추어 설계자료를 공급하고 있다. 한편 해당 IP에 대해 하나의 품목에만 이 설계권을 허용하는 경우를 SUDL(Single Use Design License)라 하며, 여러 품목에 대해 허용하는 경우를 MUDL(Multi Use Design License)라 한다. 예를 들면 ARM Core에 대해 SUDL을 확보하기 위해서는 ARM 사에 수십만 달러의 비용을 지불하면 되지만 MUDL을 확보하기 위해서는 이 보다 훨씬 많은 비용을 지불해야 한다. 이 경우 여기에는 해당 칩을 양산할 수 있는 권리까지 포함이 된다. 이 것은 양산할 수 있는 권리를 확보하는 것이며, 양산된 칩을 판매하기 위해서는 그 판매권을 확보하기 위해서 ARM 사에 소정의 로열티를 지급하여야 한다.

나. 제작권을 부여하는 경우

여기에 해당하는 사용자는 주로 반도체 공정시설을 보유한 곳이다. 즉, IP공급자가 반도체 칩 제작을 할 수 있는 곳에 라이선스를 부여하는 비즈니스 모델인데 주로 파운드리 및 종합반도체 업체의 반도체 공정시설을 보유한 곳에 라이선싱을 하게 되는 것이다. 이 경우는 주로 Hard IP에 대한 SoC 설계를 진행할 때 적용이 되는데 공정 시설을 가진 곳은 해당 IP에 대한 제작권을 확보하고 반도체 설계회사는 해당 설계권을 확보함으로써 칩 제작을 도모할 수 있게 되는 것이다. 이 때 설계권을 가진 사용자가 주의할 점은 칩 테스트를 의뢰할 업체를 미리 결정해 두어야 한다는 것이다. 제작권을 부여 받는 업체는 대만의 TSMC나 UMC, 국내의 동부ㆍ아남 등 파운드리 업체가 있으며, 종합 반도체 업체는 이 제작권을 비롯하여 모든 라이선스를 부여 받는 방향으로 움직이고 있다. 한편 칩을 제작하고자 하는 고객은 제작권을 가진 파운드리 업체에게 제작비에 해당하는NRE를 지불하면서 칩의 제작을 의뢰하게 되는데, 이 NRE 안에는 파운드리가 확보한 제작권에 대한 IP 사용료가 포함이 되어 있다. 이것은 파운드리가 제작권을 보유하기 위해 투자한 비용을 고객으로부터 회수하고자 하는 것이다.

다. 테스트권을 부여하는 경우

IP 사용자가 반도체 공정시설을 이용하여 칩을 제작한 후, 칩 테스트를 할 때, 해당 IP에 대한 테스트가 포함되어 진행이 되므로 IP 공급자가 관련 테스트 자료를 공급하여야 전체 칩에 대한 테스트를 할 수 있다. 이 때 공급자는 테스트권을 허용하면서 테스트 업체에 관련 테스트 자료를 넘겨 주게 되는 것이다. 이 경우는 Hard IP 형태로 IP가 공급이 될 때 적용이 될 수 있으며, 관련 설계자료가 테스트 업체에 무단으로 유출되는 것을 방지하고자 하는 것이다.

라. 판매권을 부여하는 경우

공급자가 공급한 IP를 사용자가 이를 사용함으로써 칩을 제품화하였을 경우 해당 IP에 대한 판매관련 권리를 부여하는 것을 판매권이라 한다. 통상 칩 당 로열티를 부여하는 형태의 비즈니스 모델이 성립이 된다. 위의 설계권을 설명할 때 예로 든 ARM Core의 비즈니스 형태에 나오는 판매권이 그것이다. 또한 Soft IP 만 공급하는 공급자들도 로열티를 사용자에게 부과하여 판매권을 행사하는 경우가 많이 발생하고 있다. 그러나 Soft IP의 경우 설계권과 판매권을 하나로 묶어서 공급하는 공급자도 제법 존재하므로 IP를 구매할 때 이러한 사항들을 참고하여 사용하기에 가장 적합한 IP를 확보하도록 하면 될 것이다.

4. 플랫폼

플랫폼 기반의 SoC설계 방법은 알고리즘에서의 요구 사항을 설계 초기부터 충실하게 접근시켜줄 뿐만 아니라 여러 가지 응용을 하나의 플랫폼상에서 구현 가능하도록 여러 가지 IP들이 상호 유기적으로 연결되어 있다. 이러한 방법으로 구현할 수 있는 좋은 예가 디지털 비디오, 디지털 TV, DVD 플레이어 등의 응용과 차세대 무선 통신에 적용되는 단말기와 기지국에서의 사용 등을 들 수 있다.

근본적으로 플랫폼 기반 SoC 설계 방법에서는 칩 설계에 필요한 하드웨어 라이브러리와 소프트웨어 블록들을 다량으로 구비하고 있어야 한다. 그 이유는 시장에서 요구하는 대용량의 복잡한 수백만 게이트 급의 칩을 시기를 놓치지 않고 적시에 설계하기 위함이다. 여기에서 언급된 하드웨어 라이브러리는 IP를 의미하는데 재사용 가능한 IP가 구비되어야 함은 물론이다.

그런데 실질적으로 재사용 가능한 IP란 아래와 같은 여러 가지 이유로 인해 그 실현이 퍽 어렵다. 그것은 첫째로 사용자가 입수된 IP에 대하여 친숙하지 못하며 그 IP 블록이 어느 정도수준의 설계자에 의한 것인 가와 그 검증 정도를 실제 파악할 수 없다는 것이다. 둘째는 사용자가 입수된 IP에 대하여 실제 설계에 적용하기 위해서는 인터페이스 처리, 버스 구조 파악하는 등에 꽤 많은 시간을 투자해야 한다는 것이다. 셋째는 여러 가지 각종 IP들을 하나의 칩에 효율적으로 집적하기 어렵다는 것이다.

위와 같은 여러 가지의 문제점을 해결하기 위한 방안의 하나로 제시되는 것이 또한 플랫폼 기반 SoC 설계 방법인 것이다. 즉, 효율적으로 IP를 재사용하기 위해 총체적인 하드웨어-소프트웨어 플랫폼을 마련하는 것은 불가능하므로 유사한 응용 분야별로 각 분야마다 적합한 플랫폼을 구축하자는 것이다. 다시 말하면 Application Specific Platform 즉, 각 응용 분야에 적합한 구조를 정의하고 이에 대한 플랫폼을 구현하여 둠으로써 IP를 비롯하여 각종 필요한 소프트웨어에 대한 효율적인 사용을 도모할 수 있는 것이다. 하나의 예를 들어 디지털 비디오 플랫폼에는 다음과 같은 것을 구비하여 둔다. 디지털 비디오에 관련된 각종 IP, CPU와 DSP 코어, 그리고 여러 가지 디지털, 아날로그 블록들을 마련하고, Operating System, 응용 프로그램 인터페이스, 그리고 각종 소프트웨어를 구비함으로써 Application System 설계에 적용할 하드웨어 부분, 소프트웨어 부분 모두에 대한 준비를 해 두는 것이다. 또한 MPEG-2 Decoder에도 응용 가능하도록 Dual-Processor 구조도 마련하여 둘 수 있는데, 이것은 MPEG-2의 빠른 속도 데이터 처리 요구를 충족할 수 있다. 이러한 구조들은 시스템 설계자에게 높은 유연성(성능이 다각화된 제품을 여러 가격대에 맞추어 설계할 수 있음을 의미)을 제공하여 준다.

이러한 Application Specific Platform은 점차적으로 그 사용이 증대되고 있는 기술분야의 하나로써 앞으로 차세대에 적용할 할 통신시스템, 가전시스템, 자동화 시스템 등의 설계에 대한 해결책으로 제시되고 있다.

V. 결 론

SoC설계와 IP의 개략적인 개념과 관련 기술적인 동향을 살펴 보았다. 아울러 현재 혹은 장래에도 적용될 것으로 보이는 플랫폼 기반 SoC 설계에 대해서도 소개하였다. SoC 설계와 IP는 불가분의 관계를 가지는 것이며, 얼마나 빨리 관련 IP를 확보하고 효율적으로 이를 설계에 적용하는 가가 앞으로의 SoC 설계의 관건이 될 것이다. 즉, 사용자는 적당한 IP 비즈니스 모델을 미리 파악하고 해당 IP를 신속하게 구입하여 이를 최대한 효율적이면서도 신속하게 SoC 설계에 적용하여야 장래의 경쟁에서 이길 수 있을 것이다. 이를 위해 자신에게 적당한 비즈니스 모델을 미리 정립해 둠과 아울러 IP 공급자들을 미리 파악해 두는 노력이 필요하다 하겠다.

<참 고 문 헌>

  1. Henry Chang et al “Surviving the SoC Revolution,” Kluwer Academic Publisher 1999.
  2. “Architecture Document Version 1.0,” VSI Alliance 1997.
  3. Terry Thomas, “Technology for IP Reuse and Portability,” IEEE Design & Test of Computers, October-December, 1999.

  Send to a colleague | Print this document